第3章叠层应用及阻抗控制 随着SMT的发展及电子器件的小型化、集成化、智能化,PCB设计必然朝着多层、高密度布线的方向发展,而电路的集成度越来越高,也将面临信号的传输频率和速率越来越高,PCB布线已不仅是器件的连接载体,还应起到传输高性能信号的作用,将信号完整、准确地传送到接收器件。 多层PCB叠层结构是影响PCB电磁兼容(EMC)性能的一个重要因素,也是抑制电磁干扰的一个重要手段。阻抗不连续是引起信号反射、失真的根本原因,因此阻抗控制在高速互连设计过程中的重要性不言而喻。Altium Designer 19提供了高级的层堆栈管理器,通过图层堆栈管理工具可轻松定义并管理板层,同时还配备了阻抗计算器和材料库,用户可根据设计需求创建多个阻抗配置文件,在设计过程中估算阻抗,并应用到规则中。 本章将对PCB的叠层应用和阻抗控制进行详细介绍,让用户能够学会选择合适的叠层结构,并进行高速信号的阻抗计算,以便满足PCB设计的电磁兼容及信号完整性。 学习目标:  了解常用叠层基本原则及常用方案。  了解叠层中正片、负片的区别和负片的分割方法。  掌握叠层的添加方法。  了解阻抗计算相关条件及方法。 3.1叠层的添加及应用 PCB的运用越来越广泛,复杂程度越来越高,电子元件在PCB上也越来越密集,电气干扰成了不可避免的问题。在多层板的设计运用中,为了避免电气因素的干扰,信号层和电源层必须分离。一个好的设计方案,可以在多层板中大大减少EMI及串扰的影响。 3.1.1叠层的定义 在设计多层PCB之前,设计者需要根据电路的规模、电路板的尺寸和电磁兼容的要求来添加必要的信号走线层、电源层和地层,即确定所采用的电路板结构,决定采用4层、6层,还是更多层数的电路板,这就是设计多层板的简单概念。 确定层数之后,再确定内电层的放置位置以及如何在这些层上分布不同的信号,这就是多层PCB叠层结构的选择问题。叠层结构是影响PCB电磁兼容性能的一个重要因素。 3.1.2多层板的组成结构 单面板是只有一面铺铜的印制板,多采用纸质酚醛基铺铜箔板制作。双面板是双面都有铺铜的印制板,通常采用环氧玻璃布铺铜箔板制作。多层板是内部含有多个导线层印制板,由芯板和半固化片互相层叠压合而成。 芯板(Core): 也称为铺铜板,是将补强材料浸以树脂,一面或两面铺以铜箔,经热压而成的板状材料,用于多层板生产时被称芯板,是构成印制电路板的重要的基本材料,故又称基材。 半固化片(Prepreg): 又称为PP片,主要由树脂和增强材料组成,是多层板生产中的主要材料之一,起到黏合芯板、调节板厚的作用。 一般多层板最外边的线路层(顶底层)使用单独的铜箔层作为外层铜箔,与其临近的两个介质层通常使用PP片。 3.1.3叠层的基本原则 PCB叠层设计不是简单的层堆叠,地层和电源层的排布尤为重要。板的层数不是越多越好,也不是越少越好。从布线方面来说,层数越多越利于布线,但是制板成本和难度也会随之增加。对于生产厂家来说,层叠结构对称与否是PCB制造时需要关注的重点,所以层数的选择需要考虑各方面的需求,以达到最佳的平衡。 一般情况下,根据以下原则进行叠层设计。 (1) 元件面、焊接面为完整的地平面(屏蔽)。 (2) 无相邻平行布线层。 (3) 所有信号层尽可能与地平面相邻。 (4) 关键信号与地层相邻,不跨分割区。 (5) 主电源有一相邻地平面。 3.1.4常见的叠层方案 根据叠层的几个原则,可以合理地安排多层板电路中各层的顺序。本小节将列出4层板、6层板和8层板的常见叠层结构。 (1) 常见4层板的叠层结构如表31所示。通过对比,优选方案1(业内4层板常用方案),可选方案3。 表31常见4层板方案 方 案 结 构方 案 分 析 方案1 在元件面下有一地平面,关键信号优先布在TOP层 方案2 缺陷:  电源、地相距过远,电源平面阻抗过大  电源、地平面由于元件焊盘等影响,极不完整  由于参考面不完整,信号阻抗不连续 方案3 主要元件或关键信号在Bottom布局布线 (2) 常见6层板的叠层结构如表32所示。 表32常见6层板方案 方 案 结 构方 案 分 析 方案1 优点: 采用了4个信号层和两个内部电源/接地层,具有较多的信号层,有利于元件之间的布线工作 缺陷:  电源层和地线层分隔较远,没有充分耦合  信号层SIN03和SIN04直接相邻,信号隔离性不好,容易发生串扰 方案2  同方案1,具有较多的信号层,有利于元件之间的布线工作  信号层TOP Layer、SIN02和SIN05、Bottom Layer直接相邻,信号隔离性不好,容易发生串扰 方案3 缺陷: 可供布线的层面减少 优点:  电源层和地线层紧密耦合  每个信号层都与内电层直接相邻,与其他信号层均有有效的隔离,不易发生串扰  SIN03和内电层GND相邻,可以用来传输高速信号。两个内电层可以有效地屏蔽外界对SIN03层信号的干扰和SIN03层信号对外界的干扰 方案4 与方案3类似  电源层和地线层紧密耦合  每个信号层都与内电层直接相邻,与其他信号层均有有效的隔离,不易发生串扰 通过对比优选方案3和方案4。考虑到实际的设计成本,板子走线密度较大时,常用方案1(可称为阉割板或者假8层)。在使用方案1时,由于SIN03和SIN04相邻,很容易产生串扰,布线时要尽可能使两个平面的走线形成正交结构,即相互垂直,以减少串扰。 (3) 常见8层板的叠层结构如表33所示,优选方案1和方案2。 表33常见8层板方案 方案1方案2方案3 (4) 常见10层板的叠层结构如表34所示,建议使用方案2和方案3,可用方案1和方案4。 表34常见10层板方案 方案1方案2 续表 方案3方案4 3.1.5正片和负片的概念 正片就是用于走线的信号层,在PCB上可用Track、Polygon、Fill等进行走线和大面积铺铜,例如Top Layer和Bottom Layer就是正片,即凡是画线铺铜的地方铜被保留,没有画线的地方铜被清除,如图31所示。 负片(平面)和正片的工艺做法正好相反,凡是画线的地方都没有铜,没有画线的地方铜被保留,常用于电源层和地层,如图32所示。 图31正片层走线 图32负片层 电源层和地层也可以使用正片,使用负片的好处是,负片默认为大面积的铺铜,在设计过程中,添加过孔或者改变铺铜区域不需要对铜皮进行更新,节省操作时间。 3.1.63W原则/20H原则 3W原则: 为了减少线间串扰,应保证线间距足够大,如果线中心距不少于3倍线宽时,则可保持70%的线间电场不互相干扰,称为3W规则(W为线宽),如图33所示。线宽如要达到98%的电场不互相干扰,可使用10W规则。 在实际设计过程中,经常出现因走线过密而无法实现所有走线满足3W间距的情况,设计者可优先针对敏感信号及高速信号采用3W原则进行处理,例如时钟信号、复位信号等。 20H原则: 为抑制边缘辐射效应,电源层相对地层内缩20H(H为两个平面层的距离)的距离,即确保电源平面的边缘要比0V平面边缘至少缩入相当于两个平面之间层间距的20倍。在板的边缘会向外辐射电磁干扰,将电源层内缩,使得电场只在接地层的范围内传导,有效地提高了EMC。若内缩20H则可以将70%的电场限制在接地边沿内; 内缩100H则可以将98%的电场限制在内,如图34所示。 图333W原则 图3420H原则 3.1.7叠层的添加和编辑 Altium Designer中,层的添加和编辑是在层叠管理器中实现的。其具体操作步骤如下: 图35执行“层叠管 理器”命令 (1) 执行菜单栏中“设计”→“层叠管理器”命令,如图35所示,或按快捷键D+K,即可打开层叠管理器,如图36所示,从图中左侧的#栏中可看出是一个双面板。 图中各参数设置介绍如下:  Name: 层名称,可更改,一般是以“层的作用+层的序号”命名,便于层的识别。比如电源层,设置为PWR+层序号; 信号走线层,设置为SIN+层序号。  Material: 每个层所使用的材料,可单击右侧的按钮 进行选择修改。  Type: 板层的样式,针对导电层,可设置为Plane或Signal。 图36层叠管理器  Thickness: 层厚度,根据实际需要进行设置。  Weight: 层的铜厚,可根据实际要求设置,一般表层0.5oz,内层1oz。  Pullback distance: 电源平面和地平面的内缩值,可修改,一般遵循20H原则。 注意: 有些参数被软件隐藏了,用户若想显示需要的参数,将光标放到任意一个参数名称上,右击, 图37选择参数 会显示Select columns项,如图37所示。然后单击Select columns项,进入Select columns对话框,单击需要显示的参数左侧的按钮 ,如图38所示,即可将该参数显示在层叠管理器中。 图38Select columns对话框 (2) 单击层叠管理器右上角的Features下拉列表,勾选Printed Electronics选项,可打开叠层简视图,在简视图模式下,将移除介电层,且导电层的顺序会倒置,如图39所示。取消勾选Printed Electronics选项,即可看到包含介电层的叠层视图,如图36所示。 图39启用Printed Electronics选项 (3) 将光标悬放在Top Layer处,右击, 从弹出的快捷菜单中 执行Insert layer below→Plane命令,如图310所示,即可在其下方添加一个平面层。连续添加4次,可得6层板,如图311所示。 注意: Insert layer above/below(在上方/下方添加层)选项中可选择层的样式,分别为Signal(布线层\正片)、Plane(平面\负片)、Core(芯板)、Prepreg(半固化片)、Copper plating(镀铜)。 图310添加平面 (4) 在2、3、4、5层的Name文本框中将层名更改为便于识别的层名称,6层板叠层最终效果如图312所示。 图3116层板叠层 图3126层板叠层最终效果 3.1.8平面的分割处理 平面的分割可通过执行菜单栏中“放置”→“线条”命令或按快捷键P+L来处理。放置的线条实际上是两个平面之间的安全间距,所以不宜过细,可选择在15mil(1mil=0.0254mm)以上,特别是遇到模拟、数字电源的分割和压差比较大的电源平面,分割线应适当加粗(注: 若使用的是放置走线Track,会自动跳到信号层)。平面分割如图313所示。 分割平面之后,在分割区域双击,即可弹出网络连接窗口,根据需要设置网络即可,如图314所示。 图313平面分割 图314给平面添加网络 3.2阻抗控制 3.2.1阻抗控制的定义及目的 1) 阻抗的定义 在具有电阻、电容和电感的电路中,对电路中的电流所起的阻碍作用称为阻抗,其单位是欧姆。 2) 阻抗控制的定义 PCB提供的电路性能要求信号在传输过程中不发生反射现象,才能保证信号完整性,降低传输损耗。而电压、电流在传输线中传播时,特性阻抗不一致会造成反射现象,需要进行阻抗控制及匹配,这样才能得到完整、精准、无噪声干扰的传输信号。阻抗控制在高频设计电路中尤为重要,关系到信号的质量优劣。 3.2.2控制阻抗的方式 在进行高频设计电路时,需要控制阻抗,那么该如何控制? (1) 使用经验值。记录之前做过的阻抗线,在下一次需要时可直接套用。缺陷是一旦参数变化,所使用的经验值就不适用了。 (2) 将阻抗线分类,设置好相应颜色之后截图如图315所示,给PCB厂,由板厂调整控制。缺陷是当板子布线密度较大时,板上可能没有多余的空间进行线宽、线距的调整,板厂无法进行阻抗控制。 图315阻抗控制截图 (3) 用户根据叠层参数,结合板厂提供的相关资料(板材厚度、介电常数等数据)计算阻抗,按照计算出来的数值走线,同时将阻抗控制截图交给板厂,由它们做最终的微调控制。 3.2.3微带线与带状线的概念 (1) 微带线(Microstrip line): 是由支在介质基片上的单一导体带构成的微波传输线,即表层走线。 (2) 带状线(Stripline): 是一条置于两个平行的地平面或电源平面之间的高频传输导线,即PCB内层走线。 3.2.4阻抗计算的相关条件与原则 在进行阻抗计算之前,需要了解进行阻抗控制需要的条件、影响因素及所用材料的相关参数。 (1) 阻抗设计需要的条件: 板厚、铜厚、板子叠层结构、基板材料、表面工艺、阻抗值、阻抗公差。 (2) 影响阻抗的因素: 介质厚度、线宽、线距、介电常数、铜厚(oz,1oz=0.035mm)、阻焊厚度、残铜率(指板面上铜的面积和整板面积之比)。介质厚度、线距越大,阻抗值越大; 介电常数、铜厚、线宽、阻焊厚度越大,阻抗值越小。 (3) 板层进行压合时,需要注意以下几点: ① 7628的PP片表面比较粗糙,会影响板子的外观,一般不会放到外层。 ② 3张1080也不允许放在外层,否则容易在压合时产生滑板现象。 ③ 不允许4张及以上的PP片叠加在一起,否则也容易产生滑板现象。 ④ 多层板各层间PP片和芯板的排列应当对称。例如6层板中,1~2和5~6的PP片应当一致,否则压合时容易翘曲。 3.2.5Altium Designer的材料库 Altium Designer为用户提供了可供选择的电路板材料库,用于构建PCB叠层。按快捷键D+K进入层叠管理器中,然后执行菜单栏中Tools→Material Library命令,如图316所示。 图316执行材料库命令 将弹出如图317所示的Altium Material Library对话框。 图317Altium Material Library对话框 (1) 对话框上方的mil、in、μm、mm可进行单位的切换,左侧可用于相应图层的材料设置。 ① Copper plating process: 镀铜工艺。  ENIG(Electroless Nickel/Immersion Gold): 化学镍金、化镍金或者沉镍金,在PCB表面导体先镀上一层镍后再镀上一层金,镀镍主要是防止金和铜间的扩散。  HASL(Hot Air Solder Leveling): 热风焊料整平,俗称喷锡,主要是将PCB直接浸入熔融状态的锡浆里面,在经过热风整平后,在PCB铜面会形成一层致密的锡层。  IAu(Immersion Au): 沉金,是在铜面上包裹一层厚厚的、电性良好的镍金合金,这可以长期保护PCB。  ISn(Immersion Sn): 沉锡,用置换反应在PCB面形成一层极薄的锡层。  OSP(Organic Solderability Preservatives): 有机保焊膜,是在洁净的裸铜表面上,以化学的方法长出一层有机皮膜。 ② PCB layer material: PCB层材料。  Conductive layer material: 导电层材料。  Dielectric layer material: 电介质层材料,包含芯板和PP片。  Surface layer material: 表面材料,分为柔性板覆盖层和阻焊层材料。  Printed Electronics material: 印刷电子材料,分为导电材质和不导电材质。 (2) 右侧为相关图层所包含的材料。以PP片为例,图318所示为PP片包含的材料。 图318PP片包含的材料 (3) 右侧面板显示各类PP片的相关参数,单击 按钮 ,打开如图319所示的Material Library Settings对话框。在此对话框中,可显示或者隐藏相关的属性。 (4) 用户可单击New按钮添加需要的相关材料。单击New按钮,Altium Material Library对话框下方会出现一些参数文本框,如图320所示,根据实际材料填写各个参数。 (5) 数据填写完成之后,单击Update按钮,即可加载新材料,如图321所示,Source会自动赋予User属性,以区别于Altium提供的材料。 若想删除,单击 按钮 即可。需要注意,删除功能只针对用户自定义的材料,系统提供的材料无法删除。 图319Material Library Settings对话框 图320添加新材料 图321用户自定义材料显示 3.2.6阻抗计算实例 Altium Designer软件可以从叠层中获取数据,并将由阻抗计算得到的数据应用到PCB上阻抗信号的线宽。下面以一实例演示Altium Designer进行阻抗计算的过程。 (1) 叠层要求: 6层阉割板、1.6mm板厚、内层铜厚1oz、表层铜厚0.5oz。 (2) 按快捷键D+K进入层叠管理器,单击底部的Impedance按钮以配置Impedance Profile要求。通过选取Altium Designer提供的材料或者根据实际手动输入材料数据,可得出如图322所示的叠层结构。 图3226层板叠层结构 图323Board选项组 (3) 在界面右下角单击Panels按钮,选择Properties面板,可在Board选项组中查看板子总厚度,如图323所示。 (4) 层堆叠对称性。如果需要层堆叠是严格对称的,单击图323中的Stack Symmetry按钮,软件将立即检查以中间介电层为中心的层堆叠对称性。若是与中心介电层等距的任意一对层不相同,将弹出Stack is not symmetric对话框,在上半部分显示检查到的不对称冲突,如图324所示,显示GND02和PWR05的Pullback distan不一致(此处需遵守20H原则,不予修改)。若想进行更改,选择Mirror top half down单选按钮即可。 图324层堆叠对称性检测 ① Mirror top half down: 镜像上半部分,中心介电层上方的每个层的设置被向下复制到对称的层。 ② Mirror bottom half up: 镜像下半部分,中心介电层下方的每个层的设置被向上复制到对称的层。 ③ Mirror whole stack down: 向下镜像整个叠层,在最后一个线路层插入另外的介电层,然后在新的介电层下方复制和镜像所有信号的介质层。比如6层板,按此镜像之后将变成12层,如图325所示。 图325向下镜像所有层的变化情况 ④ Mirror whole stack up: 向上镜像整个叠层,在第一个线路层插入另外的介电层,然后在新的介电层上方复制和镜像所有信号的介质层。 (5) 层叠可视化。在层叠管理器中,执行菜单栏中Tool→Layer Stack Visualizer命令,即可打开Layerstack visualizer对话框,如图326所示,可通过勾选相关配置选项,进行叠层查看,单击并按住右键移动可调整视图。按快捷键Ctrl+C可复制此页面到剪贴板中。 (6) 添加阻抗配置文件。单击层叠管理器右侧的Add Impedance Profile按钮或者右上角的按钮 添加新的阻抗配置文件,如图327所示。图中4行数据显示了4个信号层的参考平面、线宽、阻抗等参数。 (7) 更改参考平面。图323中显示SIN03的顶部参考层为GND02,底部参考为SIN04; SIN04的顶部参考层为SIN03,底部参考为PWR05。这样显然不合适,由于信号层SIN03、SIN04需要走线,平面不完整,所以需要更改参考平面。更改需要的参考平面如图328所示。 图326叠层可视化 图327阻抗配置文件 图328更改参考平面 更改之后的参考平面如图329所示。 (8) 计算信号阻抗。在界面右下角 单击Panels按钮,选中Properties面板, 就可以在Impedance Profile选项组和Transmission Line选项组中进行阻抗计算及查看。 (9) 计算Top层单端50Ω信号的线宽、线距。 ① 选择阻抗配置文件中的Top层,如图330所示。 图329更改后的参考平面 图330选择层 ② 根据要求在Impedance Profile选项组设置相关参数,如图331所示。  Description: 用于说明配置文件,即配置文件的名称。  Type: 用于切换信号类型,可选单端信号或差分信号。  Target Impedance: 用于设置目标阻抗。  Target Tolerance: 用于设置目标阻抗公差,一般设置为10%。 ③ 在Transmission Line选项组即可看到50Ω的阻抗,计算出的线宽为5.142mil,如图332所示。 图331设置相关参数 图332顶层单端信号阻抗计算结果  Etch Factor: 蚀刻因子,具体的数据需咨询板厂; 若是排除蚀刻因子进行计算,用户可将其设置为Inf。本例将其设为2.5。  Trace Width: 计算出的信号线宽。  Calculated Impedance: 计算得出的阻抗。  Impedance Deviation: 阻抗偏差,一旦超过设置值,将会警告。  Propagation Delay: 传播时延。  Inductance p.u.l.: 每单位长度的电感。  Capacitance p.u.l.: 每单位长度的电容。 ④ 实际生产中,尽量将走线线宽和线距设置为整数或小数点后一位,以满足制造商的生产精度。阻抗计算器支持正向和反向阻抗计算,默认模式为正向(输入阻抗,软件自动计算线宽)。需要反转模式,输入线宽并按下Enter键即可算出阻抗值。单击按钮 将回归正向计算。 ⑤ 将线宽改为5mil后,按下Enter键,即可看到如图333所示的数据变化,误差在10%范围内,可使用5mil线宽进行PCB设计。 (10) 计算SIN03层单端50Ω信号的线宽、线距。 ① 依照上述方式,选择阻抗配置文件中的SIN03层。进行阻抗参数填写,并得出对应计算结果,如图334所示。 图333修改线宽后的阻抗 图334SIN03层单端信号阻抗计算结果 ② 由于线宽与阻抗成反比,所以将线宽改为4.5mil,可得到其阻抗也在误差范围内,如图335所示。 (11) 依照上述方式,将SIN04和Bottom层的单端50Ω信号都计算出来,即可将阻抗配置文件设置好,如图336所示。 (12) 保存阻抗配置文件,将阻抗配置文件应用到规则设计中。设置一个包含50Ω阻抗信号的Class,在线宽规则中进行如图337所示的设置。 (13) 计算TOP层差分100Ω信号的线宽、线距。 图335SIN03层修改线宽后的阻抗值 图336Single_50阻抗配置文件 图337应用阻抗配置文件设置规则 ① 单击按钮 ,创建新的配置文件,命名为Differential_100,同时调整各信号层的参考平面。 ② 选择TOP层,在Impedance Profile选项组中设置相关参数,可得如图338所示的结果。 ③ 由于线宽与阻抗成反比,与线距成正比,可将线宽和线距都改大,最终调整结果如图339所示。 图338TOP层100Ω走线阻抗 图339100Ω的阻抗调整 ④ 计算得出的各层100Ω差分信号的线宽线距如图340所示。 图340Differential_100阻抗配置文件 (14) 计算得出的各层差分90Ω信号的线宽线距如图341所示。 图341Differential_90阻抗配置文件