第五章DDR简介与信号和协议测试
DDR/LPDDR简介
目前在计算机主板和各种嵌入式的应用中，存储器是必不可少的。常用的存储器有两种： 一种是非易失性的，即掉电不会丢失数据，常用的有Flash（闪存）或者ROM（ReadOnly Memory），这种存储器速度较慢，主要用于存储程序代码、文件以及永久的数据信息等； 另一种是易失性的，即掉电会丢失数据，常用的有RAM（Random Access Memory，随机存储器），这种存储器运行速度较快，主要用于程序运行时的程序或者数据缓存等。图5.1是市面上一些主流存储器类型的划分。


图5.1存储器类型的划分


按照存储信息方式的不同，随机存储器又分为静态随机存储器SRAM（Static RAM）和动态随机存储器DRAM（Dynamic RAM）。SRAM运行速度较快、时延小、控制简单，但是SRAM每比特的数据存储需要多个晶体管，不容易实现大的存储容量，主要用于一些对时延和速度有要求但又不需要太大容量的场合，如一些CPU芯片内置的缓存等。DRAM的时延比SRAM大，而且需要定期的刷新，控制电路相对复杂。但是由于DRAM每比特数据存储只需要一个晶体管，因此具有集成度高、功耗低、容量大、成本低等特点，目前已经成为大容量RAM的主流，典型的如现在的PC、服务器、嵌入式系统上用的大容量内存都是DRAM。
大部分的DRAM都是在一个同步时钟的控制下进行数据读写，即SDRAM（Synchronous Dynamic RandomAccess Memory）。SDRAM根据时钟采样方式的不同，又分为SDR SDRAM（Single Data Rate SDRAM）和DDR SDRAM（Double Data Rate SDRAM）。SDR SDRAM只在时钟的上升或者下降沿进行数据采样，而DDR SDRAM在时钟的上升和下降沿都会进行数据采样。采用DDR方式的好处是时钟和数据信号的跳变速率是一样的，因此晶体管的工作速度以及PCB的损耗对于时钟和数据信号是一样的。




DDR SDRAM即我们通常所说的DDR内存，DDR内存的发展已经经历了五代，目前DDR4已经成为市场的主流，DDR5也开始进入市场。对于DDR总线来说，我们通常说的速率是指其数据线上信号的最快跳变速率。比如3200MT/s，对应的工作时钟速率是1600MHz。3200MT/s只是指理想情况下每根数据线上最高传输速率，由于在DDR总线上会有读写间的状态转换时间、高阻态时间、总线刷新时间等，因此其实际的总线传输速率达不到这个理想值。
除了DDR以外，近些年随着智能移动终端的发展，由DDR技术演变过来的LPDDR（LowPower DDR，低功耗DDR）也发展很快。LPDDR主要针对功耗敏感的应用场景，相对于同一代技术的DDR来说会采用更低的工作电压，而更低的工作电压可以直接减少器件的功耗。比如LPDDR4的工作电压为1.1V，比标准的DDR4的1.2V工作电压要低一些，有些厂商还提出了更低功耗的内存技术，比如三星公司推出的LPDDR4x技术，更是把外部I/O的电压降到了0.6V。但是要注意的是，更低的工作电压对于电源纹波和串扰噪声会更敏感，其电路设计的挑战性更大。除了降低工作电压以外，LPDDR还会采用一些额外的技术来节省功耗，比如根据外界温度自动调整刷新频率（DRAM在低温下需要较少刷新）、部分阵列可以自刷新，以及一些对低功耗的支持。同时，LPDDR的芯片一般体积更小，因此占用的PCB空间更小。
制定DDR内存规范的标准化组织是JEDEC（Joint Electron Device Engineering Council，http://www.jedec.org/）。按照JEDEC组织的定义，DDR4的最高数据速率已经达到了3200MT/s以上，DDR5的最高数据速率则达到了6400MT/s以上。在2016年之前，LPDDR的速率发展一直比同一代的DDR要慢一点。但是从LPDDR4开始，由于高性能移动终端的发展，LPDDR4的速率开始赶超DDR4。LPDDR5更是比DDR5抢先一步在2019年完成标准制定，并于2020年在高端的移动终端上开始使用。DDR5的规范（JESD795）于2020年发布，并在2021年开始配合Intel等公司的新一代服务器平台走向商用。图5.2展示了DRAM技术速率的发展。


图5.2DRAM技术的发展


表5.1列出了JEDEC组织发布的主要的DDR相关规范，对发布时间、工作频率、数据位宽、工作电压、参考电压、内存容量、预取长度、端接、接收机均衡等参数做了从DDR1到DDR5的电气特性详细对比。可以看出DDR在向着更低电压、更高性能、更大容量方向演进，同时也在逐渐采用更先进的工艺和更复杂的技术来实现这些目标。以DDR5为例，相对于之前的技术做了一系列的技术改进，比如在接收机内部有均衡器补偿高频损耗和码间干扰影响、支持CA/CS训练优化信号时序、支持总线反转和镜像引脚优化布线、支持片上ECC/CRC提高数据访问可靠性、支持Loopback（环回）便于IC调测等。

表5.1DDR1到DDR5技术的电气特性比较



参数/特点DDR1DDR2DDR3DDR4DDR5

发布时间（年份）20002002200720132019
时钟频率(MHz)100~200200~533400~1067800~16001600~3200
总线位宽4,8,164,8，164,8，164，8，16，324，8，16
数据速率（MT/s）200~400400~1067800~21331600~32003200~6400
工作电压（V）3.3 or 2.6 or 2.51.81.51.21.1
芯片密度128M~1Gbit256M~4Gbit512M~8Gbit2G~16Gbit8G~64Gbit
预取（Prefetch）248816
片内端接（ODT）片外片上动态ODT动态ODT动态ODT
数据线接收端均衡无无无无DFE均衡
占空比调整(DCA)无无无无DQS/DQ
CA/CS训练无无无无支持
总线反转无无无DBI DBI/CAI
镜像引脚无无无无支持
信号校验无无无写校验读/写
环回模式无无无无支持
封装TSOP/FBGAFBGAFBGAFBGAFBGA

DDR内存的典型使用方式有两种： 一种是在嵌入式系统中直接使用DDR颗粒，另一种是做成DIMM条（Dual Inline Memory Module，双列直插内存模块，主要用于服务器和PC）或SODIMM（Small Outline DIMM，小尺寸双列直插内存，主要用于笔记本）的形式插在主板上使用。
在服务器领域，使用的内存条主要有UDIMM、RDIMM、LRDIMM等。UDIMM（Unbuffered DIMM，非缓冲双列直插内存）没有额外驱动电路，延时较小，但数据从CPU传到每个内存颗粒时，UDIMM需要保证CPU到每个内存颗粒之间的传输距离相等，设计难度较大，因此UDIMM在容量和频率上都较低，通常应用在性能/容量要求不高的场合。RDIMM（Registered DIMM，寄存器式双列直插内存）有额外的RCD（寄存器时钟驱动器，用来缓存来自内存控制器的地址/命令/控制信号等）用于改善信号质量，但额外寄存器的引入使得其延时和功耗较大。LRDIMM（Load Reduced DIMM，减载式双列直插内存）有额外的MB（内存缓冲，缓冲来自内存控制器的地址/命令/控制等），在技术实现上并未使用复杂寄存器，只是通过简单缓冲降低内存总线负载。RDIMM和LRDIMM通常应用在高性能、大容量的计算系统中。
综上可见，DDR内存的发展趋势是速率更高、封装更密、工作电压更低、信号调理技术更复杂，这些都对设计和测试提出了更高的要求。为了从仿真、测试到最后功能测试阶段全面保证DDR信号的波形质量和时序裕量，需要更复杂、更全面的仿真、测试和分析工具。
DDR的信号仿真验证
由于DDR芯片都是采用BGA封装，密度很高，且分叉、反射非常严重，因此前期的仿真是非常必要的。图5.3是借助仿真软件中专门针对DDR的仿真模型库仿真出的通道损耗以及信号波形。


图5.3DDR信号的仿真


仿真出信号波形以后，许多用户需要快速验证仿真出来的波形是否符合DDR相关规范要求。这时，可以把软件仿真出的DDR的时域波形导入到示波器中的DDR测试软件中（图5.4），并生成相应的一致性测试报告，这样可以保证仿真和测试分析方法的一致，并且便于在仿真阶段就发现可能的信号违规。


图5.4用示波器中的一致性测试软件分析DDR仿真波形


对DDR5来说，设计更为复杂，仿真软件需要帮助用户通过应用IBIS模型针对基于DDR5颗粒或DIMM的系统进行仿真验证，比如仿真驱动能力、随机抖动/确定性抖动、寄生电容、片上端接ODT、信号上升/下降时间、AGC（自动增益控制）功能、4taps DFE（4抽头判决反馈均衡）等。
DDR的读写信号分离
对于DDR总线来说，真实总线上总是读写同时存在的。规范对于读时序和写时序的相关时间参数要求是不一样的，读信号的测量要参考读时序的要求，写信号的测量要参考写时序的要求。因此要进行DDR信号的测试，第一步要做的是从真实工作的总线上把感兴趣的读信号或者写信号分离出来。图5.5是JEDEC协会规定的DDR4总线的一个工作时序图（参考资料： JEDEC STANDARD DDR4 SDRAM，JESD794），可以看到对于读和写信号来说，DQS和DQ间的时序关系是不一样的。


图5.5DDR4总线工作时序图

图5.6和图5.7分别是一个实际的DDR4总线上的读时序和写时序。从两张图我们可以看到，在实际的DDR总线上，读时序、写时序是同时存在的。而且对于读或者写时序来说，DQS（数据锁存信号）相对于DQ（数据信号）的位置也是不一样的。对于测试来说，如果没有软件的辅助，就需要人为分别捕获不同位置的波形，并自己判断每组Burst是读操作还是写操作，再依据不同的读/写规范进行相应参数的测试，因此测量效率很低，而且无法进行大量的测量统计。


图5.6DDR4读时序波形




图5.7DDR4写时序波形


由于读/写时序不一样造成的另一个问题是眼图的测量。在DDR3及之前的规范中没有要求进行眼图测试，但是很多时候眼图测试是一种快速、直观衡量信号质量的方法，所以许多用户希望通过眼图来评估信号质量。而对于DDR4的信号来说，由于时间和幅度的余量更小，必须考虑随机抖动和随机噪声带来的误码率的影响，而不是仅仅做简单的建立/保持时间的测量。因此在DDR4的测试要求中，就需要像很多高速串行总线一样对信号叠加生成眼图，并根据误码率要求进行随机成分的外推，然后与要求的最小信号张开窗口（类似模板）进行比较。图5.8是DDR4规范中建议的眼图张开窗口的测量方法（参考资料： JEDEC STANDARD DDR4 SDRAM，JESD794）。


图5.8DDR4的眼图测量


通常我们会以时钟为基准对数据信号叠加形成眼图，但这种简单的方法对于DDR信号不太适用。DDR总线上信号的读、写和三态都混在一起，因此需要对信号进行分离后再进行测量分析。传统上有以下几种方法用来进行读/写信号的分离，但都存在一定的缺点。
（1） 根据读/写Preamble的宽度不同进行分离（针对DDR2信号）。如图5.9所示，Preamble是每个Burst的数据传输开始前，DQS信号从高阻态到发出有效的锁存边沿前的一段准备时间，有些芯片的读时序和写时序的Preamble的宽度可能是不一样的，因此可以用示波器的脉冲宽度触发功能进行分离。但由于JEDEC并没有严格规定写时序的Preamble宽度的上限，因此如果芯片的读/写时序的Preamble的宽度接近则不能进行分离。另外，对于DDR3来说，读时序的Preamble可能是正电平也可能是负电平； 对于DDR4来说，读/写时序的Preamble几乎一样，这都使得触发更加难以设置。


图5.9DDR2信号的Preamble


（2） 根据读/写信号的幅度不同进行分离。如图5.10所示，如果PCB走线长度比较长，在不同位置测试时可能读/写信号的幅度不太一样，可以基于幅度进行触发分离。但是这种方法对于走线长度不长或者读/写信号幅度差别不大的场合不太适用。


图5.10读信号和写信号的幅度差异


（3） 根据RAS、CAS、CS、WE等控制信号进行分离。这种方法使用控制信号的读/写来判决当前的读写指令，是最可靠的方法。但是由于要同时连接多个控制信号以及Clk、DQS、DQ等信号，要求示波器的通道数多于4个，只有带数字通道的混合信号示波器才能满足要求，而且数字通道的采样率也要比较高。图5.11是用带高速数字通道的示波器触发并采集到的DDR信号波形。


图5.11用带数字通道的示波器捕获的DDR信号波形


为了针对复杂信号进行更有效的读/写信号分离，现代的示波器还提供了很多高级的信号分离功能，在DDR测试中常用的有图形区域触发的方法和基于建立/保持时间的触发方法。
图形区域触发是指可以用屏幕上的特定区域（Zone）定义信号触发条件。图5.12是用区域触发功能对DDR的读/写信号分离的一个例子。用锁存信号DQS信号触发可以看到两种明显不同的DQS波形，一种是读时序的DQS波形，另一种是写信号的DQS波形。打开区域触发功能后，通过在屏幕上的不同区域画不同的方框，就可以把感兴趣区域的DQS波形保留下来，与之对应的数据线DQ上的波形也就保留下来了。


图5.12用区域触发分离DDR读/写信号


以上只是一些进行DDR读/写信号分离的常用方法，根据不同的信号情况可以做选择。对于DDR信号的一致性测试来说，用户还可以选择另外的方法，比如根据建立/保持时间的不同进行分离或者基于CA信号突发时延的方法（CA高接下来对应读操作，CA低接下来对应写操作）等，甚至未来有可能采用一些机器学习（Machine Learning）的方法对读/写信号进行判别。读时序和写时序波形分离出来以后，就可以方便地进行波形参数或者眼图模板的测量。
DDR的信号探测技术
在DDR的信号测试中，还有一个要解决的问题是怎么找到相应的测试点进行信号探测。由于DDR的信号不像PCIe、SATA、USB等总线一样有标准的连接器，通常都是直接的BGA颗粒焊接，而且JEDEC对信号规范的定义也都是在内存颗粒的BGA引脚上，这就使得信号探测成为一个复杂的问题。
比如对于DIMM条的DDR信号质量测试来说，虽然在金手指上测试是最方便的找到测试点的方法，但是测得的信号通常不太准确。原因是DDR总线的速率比较高，而且可能经过金手指后还有信号的分叉，这就造成金手指上的信号和内存颗粒引脚上的信号形状差异很大。如果PCB的设计密度不高，用户有可能在DDR颗粒的引脚附近找到PCB过孔，这时可以用焊接或点测探头在过孔上进行信号测量。DDR总线信号质量测试时经常需要至少同时连接CLK、DQS、DQ等信号，且自动测试软件需要运行一段时间，由于使用点测探头人手很难长时间同时保持几路信号连接的可靠性，所以通常会使用焊接探头测试。有时为了方便，


图5.13使用焊接探头测试DDR信号

也可以把CLK和DQS焊接上，DQ根据需要用点测探头进行测试。有些用户会通过细铜线把信号引出再连接示波器探头，但是因为DDR的信号速率很高，即使是一段1cm左右的没有匹配的铜线也会严重影响信号的质量，因此不建议使用没有匹配的铜线引出信号。有些示波器厂商的焊接探头可以提供稍长一些的经过匹配的焊接线，可以尝试一下这种焊接探头。图5.13所示就是一种用焊接探头在过孔上进行DDR信号测试的例子。
如果PCB的密度较高，有可能期望测量的引脚附近根本找不到合适的过孔（比如采用双面BGA贴装或采用盲埋孔的PCB设计时），这时就需要有合适的手段把关心的BGA引脚上的信号尽可能无失真地引出来。为了解决这种探测的难题，可以使用一种专门的BGA Interposer（BGA芯片转接板，有时也称为BGA探头）。这是一个专门设计的适配器，使用时要把适配器焊接在DDR的内存颗粒和PCB板中间，并通过转接板周边的焊盘把被测信号引出。BGA转接板内部有专门的埋阻电路设计，以尽可能减小信号分叉对信号的影响。图5.14是一个DDR的BGA探头的典型使用场景。


图5.14用BGA转接板进行DDR4/5信号的探测


在实际探测时，对于DDR的CLK和DQS，由于通常是差分的信号（DDR1和DDR2的DQS还是单端信号，DDR3以后的DQS就是差分的了），所以一般用差分探头测试。DQ信号是单端信号，所以用差分或者单端探头测试都可以。另外，DQ信号的数量很多，虽然逐个测试是最严格的方法，但花费时间较多，所以有时用户会选择一些有代表性的信号进行测试，比如选择走线长度最长、最短、中间长度的DQ信号进行测试。
还有些用户想在温箱里对DDR信号质量进行测试，比如希望的环境温度变化范围为－40～85℃，这对于使用的示波器探头也是个挑战。一般示波器的探头都只能在室温下工作，在极端的温度条件下探头可能会被损坏。如果要在温箱里对信号进行测试，需要选择一些特殊的能承受高温的探头。比如一些特殊的差分探头通过延长电缆可以在-55～150℃的温度范围提供12GHz的测量带宽； 还有一些宽温度范围的单端有源探头，可以在-40～85℃的温度范围内提供1.5GHz的测量带宽。
前面介绍过，JEDEC规范定义的DDR信号的要求是针对DDR颗粒的引脚上的，但是通常DDR芯片采用BGA封装，引脚无法直接测试到。即使采用了BGA转接板的方式，其测试到的信号与芯片引脚处的信号也仍然有一些差异。为了更好地得到芯片引脚处的信号质量，一种常用的方法是在示波器中对PCB走线和测试夹具的影响进行软件的去嵌入（Deembedding）操作。去嵌入操作需要事先知道整个链路上各部分的S参数模型文件（通常通过仿真或者实测得到），并根据实际测试点和期望观察到的点之间的传输函数，来计算期望位置处的信号波形，再对这个信号做进一步的波形参数测量和统计。图5.15展示了典型的DDR4和DDR5信号质量测试环境，以及在示波器中进行去嵌入操作的界面。


图5.15DDR信号质量测试环境及夹具去嵌入


DDR4/5与LPDDR4/5的信号质量测试
由于基于DDR颗粒或DDR DIMM的系统需要适配不同的平台，应用场景千差万别，因此需要进行详尽的信号质量测试才能保证系统的可靠工作。对于DDR4及以下的标准来说，物理层一致性测试主要是发送的信号质量测试； 对于DDR5标准来说，由于接收端出现了均衡器，所以还要包含接收测试。
DDR信号质量的测试也是使用高带宽的示波器。对于DDR的信号，技术规范并没有给出DDR信号上升/下降时间的具体参数，因此用户只有根据使用芯片的实际最快上升/下降时间来估算需要的示波器带宽。通常对于DDR3信号的测试，推荐的示波器和探头的带宽在8GHz； DDR4测试建议的测试系统带宽是12GHz； 而DDR5测试则推荐使用16GHz以上带宽的示波器和探头系统。

DDR总线上需要测试的参数高达上百个，而且还需要根据信号斜率进行复杂的查表修正。为了提高DDR信号质量测试的效率，最好使用专用的测试软件进行测试。使用自动测试软件的优点是： 自动化的设置向导避免连接和设置错误； 优化的算法可以减少测试时间； 可以测试JEDEC规定的速率，也可以测试用户自定义的数据速率； 自动读/写分离技术简化了测试操作； 能够多次测量并给出一个统计的结果； 能够根据信号斜率自动计算建立/保持时间的修正值。由于DDR5工作时钟最高到3.2GHz，系统裕量很小，因此信号的随机和确定性抖动对于数据的正确传输至关重要，需要考虑热噪声引入的RJ、电源噪声引入的PJ、传输通道损耗带来的DJ等影响。DDR5的测试项目比DDR4也更加复杂。比如其新增了nUI抖动测试项目，并且需要像很多高速串行总线一样对抖动进行分解并评估RJ、DJ等不同分量的影响。另外，由于高速的DDR5芯片内部都有均衡器芯片，因此实际进行信号波形测试时也需要考虑模拟均衡器对信号的影响。图5.16展示了典型的DDR5和LPDDR5测试软件的使用界面和一部分测试结果。


图5.16DDR5与LPDDR5的信号质量自动测试软件


测试软件运行后，示波器会自动设置时基、垂直增益、触发等参数进行测量并汇总成一个测试报告，测试报告中列出了测试的项目、是否通过、spec的要求、实测值、margin等。图5.17是自动测试软件进行DDR4眼图睁开度测量的一个例子。信号质量的测试还可以辅助用户进行内存参数的配置，比如高速的DDR芯片都提供有ODT（On Die Termination）的功能，用户可以通过软件配置改变内存芯片中的匹配电阻，并分析对信号质量的影响。


图5.17DDR4的眼图睁开度测量


除了一致性测试以外，DDR测试软件还可以支持调试功能。比如在某个关键参数测试失败后，可以针对这个参数进行Debug。此时，测试软件会捕获、存储一段时间的波形并进行参数统计，根据统计结果可以查找到参数违规时对应的波形位置，如图5.18所示。


图5.18DDR信号质量调试工具


需要注意的是，由于DDR的总线上存在内存控制器和内存颗粒两种主要芯片，所以DDR的信号质量测试理论上也应该同时涉及这两类芯片的测试。但是由于JEDEC只规定了对于内存颗粒这一侧的信号质量的要求，因此DDR的自动测试软件也只对这一侧的信号质量进行测试。对于内存控制器一侧的信号质量来说，不同控制器芯片厂商有不同的要求，目前没有统一的规范，因此其信号质量的测试还只能使用手动的方法。这时用户可以在内存控制器一侧选择测试点，并借助合适的信号读/写分离手段来进行手动测试。

DDR5的接收端容限测试
前面我们在介绍USB3.0、PCIe等高速串行总线的测试时提到过很多高速的串行总线由于接收端放置有均衡器，因此需要进行接收容限的测试以验证接收均衡器和CDR在恶劣信号下的表现。对于DDR来说，DDR4及之前的总线接收端还相对比较简单，只是做一些匹配、时延、阈值的调整。但到了DDR5时代（图5.19），由于信号速率更高，因此接收端也开始采用很多高速串行总线中使用的可变增益调整以及均衡器技术，这也使得DDR5测试中必须关注接收均衡器的影响，这是之前的DDR测试中不曾涉及的。


图5.19DDR5芯片的接收端电路



DDR5的接收端容限评估需要通过接收容限的一致性测试来进行，主要测试的项目有DQ信号的电压灵敏度、DQS信号的电压灵敏度、DQS的抖动容限、DQ与DQS的时序容限、DQ的压力眼测试、DQ的均衡器特性等。
在DDR5的接收端容限测试中，也需要通过专用的测试夹具对被测件进行测试以及测试前的校准。图5.20展示了一套DDR5的DIMM条的测试夹具，包括了CTC2夹具（Channel Test Card）和DIMM板（DIMM Test Card）等。CTC2夹具上有微控制器和RCD芯片等，可以通过SMBus/I2C总线配置电路板的RCD输出CA信号以及让被测件进入环回模式。测试夹具还提供了CK/CA/DQS/DQ/LBD/LBS等信号的引出。


图5.20DDR5的接收端容限测试夹具


在进行接收容限测试时，需要用到多通道的误码仪产生带压力的DQ、DQS等信号。测试中被测件工作在环回模式，DQ引脚接收的数据经被测件转发并通过LBD引脚输出到误码仪的误码检测端口。在测试前需要用示波器对误码仪输出的信号进行校准，如DQS与DQ的时延校准、信号幅度校准、DCD与RJ抖动校准、压力眼校准、均衡校准等。图5.21展示了一整套DDR5接收端容限测试的环境。


图5.21DDR5接收端容限测试的环境



DDR4/5的协议测试
除了信号质量测试以外，有些用户还会关心DDR总线上真实读/写的数据是否正确，以及总线上是否有协议的违规等，这时就需要进行相关的协议测试。DDR的总线宽度很宽，即使数据线只有16位，加上地址、时钟、控制信号等也有30多根线，更宽位数的总线甚至会用到上百根线。为了能够对这么多根线上的数据进行同时捕获并进行协议分析，最适合的工具就是逻辑分析仪。DDR协议测试的基本方法是通过相应的探头把被测信号引到逻辑分析仪，在逻辑分析仪中运行解码软件进行协议验证和分析。
由于DDR4的数据速率会达到3.2GT/s以上，DDR5的数据速率更高，所以对逻辑分析仪的要求也很高，需要状态采样时钟支持1.6GHz以上且在双采样模式下支持3.2Gbps以上的数据速率。图5.22是基于高速逻辑分析仪的DDR4/5协议测试系统。图中是通过DIMM条的适配器夹具把上百路信号引到逻辑分析仪，相应的适配器要经过严格测试，确保在其标称的速率下不会因为信号质量问题对协议测试结果造成影响。目前的逻辑分析仪可以支持4Gbps以上信号的采集和分析。


图5.22DDR4/5的协议测试



对于嵌入式应用的DDR的协议测试，一般是DDR颗粒直接焊接在PCB板上，测试可以选择针对逻辑分析仪设计的BGA探头。也可以设计时事先在板上留测试点，把被测信号引到一些按一定规则排列的焊盘上，再通过相应探头的排针顶在焊盘上进行测试。

协议测试也可以和信号质量测试、电源测试结合起来，以定位由于信号质量或电源问题造成的数据错误。图5.23是一个LPDDR4的调试环境，测试中用逻辑分析仪观察总线上的数据，同时用示波器检测电源上的纹波和瞬态变化，通过把总线解码的数据和电源瞬态变化波形做时间上的相关和同步触发，可以定位由于电源变化造成的总线读/写错误问题。


图5.23LPDDR4的调试环境