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变量列表

第1章时序分析和约束

1.1什么是时序分析和约束

1.2什么是FPGA——将时序分析和约束例子搬到FPGA中

1.3什么是Vivado2024.1——逻辑设计/时序分析工具

1.4时钟频率和逻辑资源的影响

1.5FPGA的基本时序约束

第2章4种基本时序路径

2.1时钟与寄存器基本模型

2.2建立时间与保持时间

2.3启动沿、锁存沿与建立时间关系、保持时间关系

2.4基本时序路径的相关概念

2.5寄存器到寄存器的时序路径分析

2.6输入引脚到寄存器的时序路径分析

2.6.1系统同步接口输入引脚到寄存器路径分析

2.6.2源同步接口输入引脚到寄存器路径分析

2.7寄存器到输出引脚的时序路径分析

2.7.1系统同步接口寄存器到输出引脚路径分析

2.7.2源同步接口寄存器到输出引脚路径分析

2.8输入引脚到输出引脚的时序路径分析

第3章时钟约束

3.1主时钟约束

3.1.1主时钟约束语法

3.1.2主时钟与主时钟约束

3.1.3主时钟时序分析报告

3.2时钟抖动约束

3.2.1时钟抖动约束语法

3.2.2时钟抖动约束实例

3.3时钟不确定性约束

3.3.1时钟不确定性约束语法

3.3.2时钟不确定性约束实例

3.3.3时钟不确定性约束妙用

3.4时钟延时约束

3.4.1时钟延时约束语法

3.4.2时钟延时约束实例

3.5虚拟时钟约束

3.5.1系统同步接口输入引脚到寄存器路径的虚拟时钟约束

3.5.2系统同步接口寄存器到输出引脚路径的虚拟时钟约束

3.6衍生时钟约束

3.6.1衍生时钟约束语法

3.6.2衍生时钟约束实例

3.7关于Max at Slow Process Corner和Min at Fast Process Corner

第4章输入/输出延时约束

4.1输入延时约束

4.1.1输入延时约束语法

4.1.2输入延时约束实例

4.2输出延时约束

4.2.1输出延时约束语法

4.2.2输出延时约束实例

第5章时序例外约束

5.1时序例外约束的意义

5.2伪路径约束/时钟组约束

5.2.1伪路径约束语法

5.2.2伪路径约束实例

5.2.3时钟组约束语法

5.2.4时钟组约束实例

5.3最大/最小延时约束

5.3.1最大/最小延时约束语法

5.3.2最大/最小延时约束实例

5.4多周期路径约束

5.4.1多周期路径约束语法

5.4.2同频同相多周期路径约束

5.4.3同频异相多周期路径约束

5.4.4慢时钟域到快时钟域多周期路径约束

5.4.5快时钟域到慢时钟域多周期路径约束

5.5时序例外约束优先级

5.6时序例外约束对应的逻辑设计

第6章其他时序约束

6.1时钟约束

6.1.1Set Clock Sense约束

6.1.2Set External Delay约束

6.2时序断言

6.2.1Set Data Check约束

6.2.2Set Bus Skew约束

6.3其他约束

6.3.1Set Case Analysis约束

6.3.2Set Disable Timing约束

6.3.3Group Path约束

6.3.4set_max_time_borrow约束

第7章时序案例

7.1跨时钟域单脉冲传递

7.2跨时钟域电平信号传递

7.3多周期路径实例

第8章写在最后

8.1FPGA时序约束技巧

8.2FPGA学习之路

8.3引用文件