"本书介绍了4种基本时序路径分析、时钟约束、输入/输出延时约束、时序例外约束和其他时序约束。 本书共8章，第1章以生活场景时序例子开篇，介绍FPGA及Vivado编译工具，阐述时序分析和约束意义，描述FPGA时序约束整体框架； 第2章从建立/保持时间、启动沿/锁存沿等概念切入，分析4种基本时序路径； 第3章聚焦时钟分析与约束，涵盖主时钟、抖动、不确定性、延时、虚拟时钟和衍生时钟约束等内容； 第4章讲述输入/输出延时约束，依次分析输入延时约束和输出延时约束； 第5章阐述时序例外约束的意义，分析伪路径约束、时钟组约束、**/最小延时约束、多周期路径约束，说明其优先级和逻辑设计方法； 第6章汇总其他时序约束，如Case Analysis、Disable Timing等； 第7章设计简单时序工程，涵盖前几章的时序路径并进行约束； 第8章总结时序约束技巧，分享作者学习历程。 本书适合作为FPGA开发工程师和研究人员的参考书籍，尤其适合希望全面理解FPGA时序的开发者，也可以作为高等院校相关专业FPGA课程的教材。"

常建芳，2022年于天津大学电气自动化与信息工程学院获得博士学位，长期从事深度学习、图像处理、机器人SLAM方面的研究，目前主要从事FPGA逻辑代码设计工作。共计发表6篇SCI论文，发表7项发明专利。

前〓〓言 FPGA因具备可编程、并行处理及低功耗等独特优势，广泛应用于复杂数字逻辑、硬件加速、数字信号处理、边缘计算、深度学习算法加速等领域。当前时钟频率越来越快，数据带宽越来越大，FPGA逻辑设计中时序问题凸显，这使得FPGA时序分析和时序约束在高频且逻辑功能复杂的设计中越来越重要。 在交通领域，车辆行驶速度快、流量大，则易导致交通事故与拥堵； 车辆行驶速度慢、流量小，则浪费交通资源且通行效率低。交通安全不应仅靠限行限速，更需要合理调度公路资源、优化交通规则，实现快速、安全通行。城市之间可以设计高速公路，城市之内可以设计快速路，交叉路口设计智能红绿灯，区域可以设计绿波路段，不断提高交通资源的效率和利用率。 类比到FPGA逻辑设计中，高时钟频率和高带宽如同提高车速和路宽，提升效率则容易引发数据阻塞、追尾和刮蹭。若要打造更快速、更稳定的FPGA逻辑，不仅需要设计合理的逻辑功能，而且需要进行时序分析并设计时序约束。换言之，FPGA逻辑设计既要会修路，还要会当交警，时序分析和约束就是当“交警”。 然而，在学习 FPGA 时序分析和约束的过程中，我发现存在一些问题。互联网上虽然有大量官方手册、经验总结及论坛教程对其进行说明，但大多是针对某一时序问题展开分析和约束，不利于研究者了解完整的时序框架，完整且系统地对 FPGA 时序进行分析和约束的资料相对匮乏。同时对实际工程逻辑代码、时序分析公式、时序路径框图及时序报告进行分析的案例较少，能够将时序报告中各类延时绘制成时序图，以帮助研究者直观理解时序的资料更是寥寥无几。 我在学习过程中做了一些努力。首先，有意识...