目录

1Device Physics

1.1Semiconductors

1.1.1Generation and Recombination

1.1.2Extrinsic Semiconductors

1.1.3Diffusion and Drift

1.2PN Junctions

1.2.1Depletion Regions

1.2.2PN Diodes

1.2.3Zener Diodes

1.2.4Schottky Diodes

1.2.5Ohmic Contacts

1.3Bipolar Transistors

1.3.1Beta

1.3.2ⅠⅤ Characteristics

1.4MOS Transistors

1.4.1Threshold Voltage

1.4.2ⅠⅤ Characteristics

1.5JFET Transistors

1.6Summary

2Semiconductor Fabrication

2.1Silicon Manufacture

2.1.1Crystal Growth

2.1.2Wafer Manufacture

2.1.3The Crystal Structure of Silicon

2.2Patterning

2.2.1Photoresists

2.2.2Exposure

2.2.3Development

2.3Oxide Growth and Removal

2.3.1Oxide Growth and Deposition

2.3.2Oxide Removal

2.3.3Other Effects of Oxide Growth and Removal

2.3.4Local Oxidation of Silicon (LOCOS)

2.4Diffusion and Ion Implantation

2.4.1Diffusion

2.4.2Other Effects of Diffusion

2.4.3Ion Implantation

2.5Silicon Deposition and Etching

2.5.1Epitaxy

2.5.2Poly Deposition

2.5.3Silicon etching

2.6Isolation

2.6.1Junction Isolation

2.6.2Dielectric Isolation

2.6.3Wafer Bonding

2.7Interconnection

2.7.1Aluminum

2.7.2Refractory Barrier Metal

2.7.3Silicidation

2.7.4Tungsten Plugs

2.7.5Dielectrics

2.7.6Copper

2.8Assembly

2.8.1Mount and Bond

2.8.2Packaging

2.9Summary

3Layout

3.1Layout Editors

3.1.1Coordinates

3.1.2The Grid

3.1.3Shapes

3.1.4Hierarchy

3.1.5Interchange File Formats

3.2Design Rules

3.2.1Geometric Operations

3.2.2Rule Checks

3.2.3Design Rule Construction

3.3Pattern Generation

3.3.1Optical Pattern Generation

3.3.2Advances in Photolithography

3.3.3MEBES

3.3.4Optical Proximity Correction

3.4Summary

4Representative Processes

4.1Standard Bipolar

4.1.1Essential Features

4.1.2Fabrication Sequence

4.1.3Available Devices

4.1.4Process Extensions

4.2PolyGate CMOS

4.2.1Essential Features

4.2.2Fabrication Sequence

4.2.3Available Devices

4.2.4Process Extensions

4.3Analog BiCMOS

4.3.1Essential Features

4.3.2Fabrication Sequence

4.3.3Available Devices

4.3.4Process Extensions

4.4Summary

5Failure Mechanisms

5.1Electrical Overstress

5.1.1SelfHeating

5.1.2Filamentation

5.1.3Electromigration

5.1.4Timedependent Dielectric Breakdown

5.1.5Electrostatic Discharge (ESD)

5.1.6The Antenna Effect

5.2Contamination

5.2.1Dry Corrosion

5.2.2Mobile Ion Contamination

5.3Surface Effects

5.3.1HotCarrier Injection in MOS Transistors

5.3.2Zener Walkout and Walkback

5.3.3AvalancheInduced Beta Degradation

5.3.4NegativeBias Temperature Instability

5.3.5Parasitic Channels and Charge Spreading

5.3.6Substrate Influence

5.4Minority Carrier Injection

5.4.1Minority Carrier Injection

5.4.2Latchup

5.4.3Debiasing

5.4.4Guard Rings

5.5Summary

6Resistors

6.1Resistivity and Sheet Resistance

6.2Resistor Layout

6.3Resistor Variability

6.3.1Process Variation

6.3.2Temperature Variation

6.3.3Nonlinearity and Conductivity Modulation

6.3.4Contact Resistance

6.3.5Hydrogenation and Dehydrogenation

6.4Resistor Parasitics

6.5Comparison of Available Resistors

6.5.1Base Resistors

6.5.2Emitter Resistors

6.5.3Base Pinch Resistors

6.5.4HighSheet Resistors

6.5.5Epi Pinch Resistors

6.5.6Metal Resistors

6.5.7Poly Resistors

6.5.8NSD and PSD Resistors

6.5.9NWell Resistors

6.5.10ThinFilm Resistors

6.5.11Summary of Available Resistor Types

6.6Adjusting Resistor Values

6.6.1Tweaking Resistors

6.6.2Trimming Resistors

6.7Summary

7Capacitors and Inductors

7.1Capacitance

7.1.1Capacitor Variability

7.1.2Capacitor Parasitics

7.1.3Comparison of Available Capacitors

7.2Inductance

7.2.1Inductor Parasitics

7.2.2Inductor Construction

7.3Summary

8Matching of Resistors and Capacitors

8.1Mismatch

8.2Causes of Mismatch

8.2.1Random Variation

8.2.2Process Biases

8.2.3Proximity Effects

8.2.4Interconnection Parasitics

8.2.5NBL Shadow

8.2.6Hydrogenation

8.2.7Temperature

8.2.8Mechanical Stress and Package Shift

8.2.9Electric Fields

8.3Rules for Device Matching

8.3.1Rules for Resistor Matching

8.3.2Rules for Capacitor Matching

8.4Summary

9Bipolar Transistors

9.1Bipolar Transistor Operation

9.1.1Beta Variation

9.1.2Avalanche Breakdown

9.1.3Saturation in NPN Transistors

9.1.4Saturation in Lateral PNP Transistors

9.2Standard Bipolar SmallSignal Transistors

9.2.1The Standard Bipolar Vertical NPN Transistor

9.2.2The Standard Bipolar Substrate PNP Transistor

9.2.3The Standard Bipolar Lateral PNP Transistor

9.2.4HighVoltage Bipolar Transistors

9.2.5SuperBeta NPN Transistors

9.3CMOS and BiCMOS SmallSignal Bipolar 

Transistors

9.3.1Analog CMOS PNP Transistors

9.3.2ShallowWell Transistors

9.3.3Analog BiCMOS NPN Transistors

9.3.4Analog BiCMOS Lateral PNP Transistors

9.3.5Fast Bipolar Transistors

9.4Summary

10Applications of Bipolar Transistors

10.1Power Bipolar Transistors

10.1.1Failure Mechanisms of Bipolar Power 

Transistors

10.1.2Standard Bipolar Power NPN Transistors

10.1.3Standard Bipolar Power PNP Transistors

10.1.4Advanced Power Bipolar Transistors

10.1.5Saturation Detection and Limiting

10.2Matching Bipolar Transistors

10.2.1Random Variations

10.2.2Emitter Degeneration

10.2.3Thermal Gradients

10.2.4Mechanical Stress

10.2.5NBL Shadow

10.2.6Other Causes of Systematic Mismatch in Bipolar Transistors

10.3Rules for Bipolar Transistor Matching

10.3.1Rules for Matching Vertical Transistors

10.3.2Rules for Matching Lateral Transistors

10.4Summary

11Diodes

11.1Diodes in Standard Bipolar

11.1.1DiodeConnected Transistors

11.1.2Zener Diodes

11.1.3Schottky Diodes

11.1.4BaseCollector Power Diodes

11.2Diodes in CMOS and BiCMOS Processes

11.2.1CMOS Junction Diodes

11.2.2Analog BiCMOS Junction Diodes

11.2.3CMOS and Analog BiCMOS Schottky Diodes

11.3Matching Diodes

11.3.1Matching PN Junction Diodes

11.3.2Matching Zener Diodes

11.3.3Matching Schottky Diodes

11.3.4Rules for Matching Diodes

11.4Summary

12FieldEffect Transistors

12.1MOS Transistor Operation

12.1.1Device Transconductance

12.1.2Threshold Voltage

12.1.3Additional Modeling Considerations

12.1.4Breakdown in MOS Transistors

12.2Constructing CMOS Transistors

12.2.1Coding the MOS Transistor

12.2.2Wells and Tanks

12.2.3Channel Stop Implants

12.2.4Threshold Adjust Implants

12.2.5Multiple Gate Oxides

12.2.6Scaling the Transistor

12.2.7Drain Engineering of CMOS Transistors

12.2.8Variant CMOS Layouts

12.2.9Backgate Contacts

12.3Nonvolatile Memory

12.3.1The FloatingGate Transistor

12.3.2SinglePoly EPROM

12.3.3SinglePoly EEPROM

12.4The JFET Transistor

12.4.1Modeling the JFET

12.4.2JFET Construction

12.5Summary

13Applications of MOS Transistors

13.1Power MOS Transistors

13.1.1Conduction Losses

13.1.2Switching Losses

13.1.3Safe Operating Area

13.1.4CMOS Power Transistors

13.1.5HighVoltage Transistors

13.2Matching MOS Transistors

13.2.1Effects of Geometry upon Matching

13.2.2Diffusion, Implantation, Etch, and Trench 

Effects

13.2.3BiasDependent Mismatches

13.2.4Hydrogenation

13.2.5Gradients

13.2.6CommonCentroid Layout of MOS Transistors

13.3Rules for MOS Transistor Matching

13.4Summary

14Special Topics

14.1Merged Devices

14.1.1Problematic Device Mergers

14.1.2Successful Device Mergers

14.1.3LowRisk Device Mergers

14.1.4MediumRisk Device Mergers

14.1.5Devising New Device Mergers

14.2MinorityCarrier Guard Rings

14.2.1Standard Bipolar Electron Guard Rings

14.2.2Standard Bipolar Hole Guard Rings

14.2.3CMOS Electron Guard Rings

14.2.4CMOS Hole Guard Rings

14.2.5BiCMOS Electron Guard Rings

14.2.6BiCMOS Hole Guard Rings

14.3SingleLevel Interconnection

14.3.1Mock Layouts

14.3.2Techniques for Crossing Leads

14.3.3Types of Tunnels

14.4ESD Protection

14.4.1Primary ESD Protection

14.4.2Secondary ESD Protection

14.4.3DieLevel ESD Protection Strategies

14.5Summary

15Assembling the Die

15.1Die Area Estimation

15.1.1Partitioning and Populating the Database

15.1.2Computing Cell Areas

15.1.3Estimating Die Areas

15.1.4Cost Estimation

15.2Floorplanning

15.3Constructing the Padring

15.3.1Scribe Streets

15.3.2Scribe Seals and Ground Rings

15.3.3Bondpads

15.3.4Solder Bumps and Copper Pillars

15.4Manual TopLevel Interconnection

15.4.1Vias

15.4.2Routing Pitches and Grids

15.4.3Channel Routing

15.4.4Special Routing Techniques

15.5Final Layout Checklist

15.6Conclusion

Appendices 

ATable of Acronyms Used in the Text

BThe Miller Indices of a Cubic Crystal

CSample Layout Rules

DMathematical Derivations

EThe Rule of OneThird

第1章器件物理

1.1半导体

1.1.1产生与复合

1.1.2非本征半导体

1.1.3扩散与漂移

1.2PN结

1.2.1耗尽区

1.2.2PN结二极管

1.2.3齐纳二极管

1.2.4肖特基二极管

1.2.5欧姆接触

1.3双极型晶体管

1.3.1电流放大系数（β）

1.3.2伏安特性

1.4MOS晶体管

1.4.1阈值电压

1.4.2伏安特性

1.5JFET晶体管

1.6总结

第2章半导体制造

2.1硅的制备

2.1.1晶体生长

2.1.2晶圆制造

2.1.3硅的晶体结构

2.2图形化工艺

2.2.1光刻胶

2.2.2曝光

2.2.3显影

2.3氧化层生长与去除

2.3.1氧化层生长与淀积

2.3.2氧化层去除

2.3.3氧化层生长与去除的其他影响

2.3.4硅的局部氧化（LOCOS）

2.4扩散与离子注入

2.4.1扩散

2.4.2扩散的其他影响

2.4.3离子注入

2.5硅的淀积与刻蚀

2.5.1外延

2.5.2多晶硅淀积

2.5.3硅刻蚀

2.6隔离技术

2.6.1结隔离

2.6.2介质隔离

2.6.3晶圆键合

2.7互连技术

2.7.1铝

2.7.2难熔阻挡金属

2.7.3硅化

2.7.4钨塞

2.7.5介质材料

2.7.6铜

2.8组装工艺

2.8.1装片与键合

2.8.2封装

2.9总结

第3章版图设计

3.1版图编辑器

3.1.1坐标

3.1.2网格

3.1.3图形

3.1.4层次结构

3.1.5交换文件格式

3.2设计规则

3.2.1几何运算

3.2.2规则检查

3.2.3设计规则制定

3.3图形生成

3.3.1光学图形生成

3.3.2光刻技术的进展

3.3.3MEBES

3.3.4光学邻近校正

3.4总结

第4章典型工艺

4.1标准双极型工艺

4.1.1核心特征

4.1.2制造流程

4.1.3可用器件

4.1.4工艺扩展

4.2多晶硅栅CMOS工艺

4.2.1核心特征

4.2.2制造流程

4.2.3可用器件

4.2.4工艺扩展

4.3模拟BiCMOS工艺

4.3.1核心特征

4.3.2制造流程

4.3.3可用器件

4.3.4工艺扩展

4.4总结

第5章失效机制

5.1电气过应力

5.1.1自热

5.1.2丝状化

5.1.3电迁移

5.1.4时间相关介质击穿

5.1.5静电放电（ESD）

5.1.6天线效应

5.2污染

5.2.1干腐蚀

5.2.2可动离子污染

5.3表面效应

5.3.1MOS晶体管中的热载流子注入

5.3.2齐纳电压漂移与回漂

5.3.3雪崩诱导电流放大系数退化

5.3.4负偏压温度不稳定性

5.3.5寄生沟道与电荷扩散

5.3.6衬底影响

5.4少数载流子注入

5.4.1基本概念

5.4.2闩锁效应

5.4.3去偏置

5.4.4保护环

5.5总结

第6章电阻

6.1电阻率与薄层电阻

6.2电阻版图

6.3电阻的变异性

6.3.1工艺变异

6.3.2温度变异

6.3.3非线性与电导调制

6.3.4接触电阻

6.3.5氢化与脱氢

6.4电阻的寄生效应

6.5各类电阻的比较

6.5.1基区电阻

6.5.2发射区电阻

6.5.3基区夹断电阻

6.5.4高薄层电阻

6.5.5外延层夹断电阻

6.5.6金属电阻

6.5.7多晶硅电阻

6.5.8NSD与PSD电阻

6.5.9N阱电阻

6.5.10薄膜电阻

6.5.11各类电阻总结

6.6电阻值调整

6.6.1微调电阻

6.6.2修调电阻

6.7总结

第7章电容与电感

7.1电容

7.1.1电容的变异性

7.1.2电容的寄生效应

7.1.3各类电容的比较

7.2电感

7.2.1电感的寄生效应

7.2.2电感的结构

7.3总结

第8章电阻与电容的匹配

8.1失配

8.2失配的成因

8.2.1随机变异

8.2.2工艺偏差

8.2.3邻近效应

8.2.4互连寄生效应

8.2.5N型埋层阴影效应

8.2.6氢化

8.2.7温度

8.2.8热电效应

8.2.9电场

8.3器件匹配规则

8.3.1电阻匹配规则

8.3.2电容匹配规则

8.4总结

第9章双极型晶体管

9.1 双极型晶体管的工作原理

9.1.1电流放大系数（β）变异

9.1.2雪崩击穿

9.1.3NPN晶体管的饱和

9.1.4横向PNP晶体管的饱和

9.2标准双极型小信号晶体管

9.2.1标准双极型纵向NPN晶体管

9.2.2标准双极型衬底PNP晶体管

9.2.3标准双极型横向PNP晶体管

9.2.4高压双极型晶体管

9.2.5超β NPN晶体管

9.3CMOS与BiCMOS小信号双极型

晶体管

9.3.1模拟CMOS PNP晶体管

9.3.2浅阱晶体管

9.3.3模拟BiCMOS NPN晶体管

9.3.4模拟BiCMOS横向PNP晶体管

9.3.5高速双极型晶体管

9.4总结

第10章双极型晶体管的应用

10.1功率双极型晶体管

10.1.1功率双极型晶体管的失效机制

10.1.2标准功率双极型NPN晶体管

10.1.3标准功率双极PNP晶体管

10.1.4先进功率双极型晶体管

10.1.5饱和检测与限制

10.2双极型晶体管的匹配

10.2.1随机变异

10.2.2发射区退化

10.2.3热梯度

10.2.4机械应力

10.2.5N型埋层阴影效应

10.2.6双极型晶体管系统性失配的

其他成因

10.3双极型晶体管匹配规则

10.3.1纵向晶体管匹配规则

10.3.2横向晶体管匹配规则

10.4总结

第11章二极管

11.1标准双极工艺中的二极管

11.1.1二极管连接的晶体管

11.1.2齐纳二极管

11.1.3肖特基二极管

11.1.4基极集电极功率二极管

11.2CMOS与BiCMOS工艺中的二极管

11.2.1CMOS结二极管

11.2.2模拟BiCMOS结二极管

11.2.3CMOS与模拟BiCMOS肖特基二极管

11.3二极管的匹配

11.3.1PN结二极管的匹配

11.3.2齐纳二极管的匹配

11.3.3肖特基二极管的匹配

11.3.4二极管匹配规则

11.4总结

第12章场效应晶体管

12.1MOS晶体管的工作原理

12.1.1器件跨导

12.1.2阈值电压

12.1.3其他建模考虑因素

12.1.4MOS晶体管的击穿

12.2CMOS晶体管的结构

12.2.1MOS晶体管的编码

12.2.2阱与槽

12.2.3沟道阻挡注入

12.2.4阈值调整注入

12.2.5多栅氧化层

12.2.6晶体管缩放

12.2.7CMOS晶体管的漏区工程

12.2.8变异CMOS版图

12.2.9背栅接触

12.3非易失性存储器

12.3.1浮栅晶体管

12.3.2单多晶硅EPROM

12.3.3单多晶硅EEPROM

12.4JFET晶体管

12.4.1JFET的建模

12.4.2JFET的结构

12.5总结

第13章MOS晶体管的应用

13.1功率MOS晶体管

13.1.1导通损耗

13.1.2开关损耗

13.1.3安全工作区

13.1.4CMOS功率晶体管

13.1.5高压晶体管

13.2MOS晶体管的匹配

13.2.1几何形状对匹配的影响

13.2.2扩散、注入、刻蚀与沟槽

效应

13.2.3偏置相关失配

13.2.4氢化

13.2.5梯度

13.2.6MOS晶体管的共重心版图

13.3MOS晶体管匹配规则

13.4总结

第14章专题内容

14.1合并器件

14.1.1有问题的器件合并

14.1.2成功的器件合并

14.1.3低风险器件合并

14.1.4中风险器件合并

14.1.5新型器件合并的设计

14.2少数载流子保护环

14.2.1标准双极电子保护环

14.2.2标准双极空穴保护环

14.2.3CMOS电子保护环

14.2.4CMOS空穴保护环

14.2.5BiCMOS电子保护环

14.2.6BiCMOS空穴保护环

14.3单层互连

14.3.1模拟版图

14.3.2引线交叉技术

14.3.3沟槽类型

14.4ESD保护

14.4.1初级ESD保护

14.4.2次级ESD保护

14.4.3芯片级ESD保护策略

14.5总结

第15章芯片组装

15.1芯片面积估算

15.1.1数据库分区与填充

15.1.2单元面积计算

15.1.3芯片面积估算

15.1.4成本估算

15.2布局规划

15.3焊盘环设计

15.3.1划片道

15.3.2划片密封环与接地环

15.3.3焊盘

15.3.4焊球与铜柱

15.4顶层手动互连

15.4.1过孔

15.4.2布线间距与网格

15.4.3通道布线

15.4.4特殊布线技术

15.5最终版图检查清单

15.6结论

附录

A文中使用的缩写词表

B立方晶体的米勒指数

C版图规则示例

D数学推导

E三分之一法则